2.7.10. PIPE 向けATX PLL のポート

インテル® Arria® 10 トランシーバーPHY ユーザーガイド

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ID 683617

日付 4/20/2017

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2.7.10. PIPE 向けATX PLL のポート

表 190. PIPE 向けATX PLL のポートこの項にはこのプロトコル向けの推奨設定を掲載しています。パラメーター値の範囲全体については、*Arria 10 のトランシーバー・ネイティブPHY IP コアの使用*を参照してください。
ポート	入力/出力	クロックドメイン	説明
`Pll_powerdown`	入力	非同期	High にアサートされるとPLL をリセットします。動的にコントロールされる信号 ( インテル® のFPGA IP を使用する場合には、トランシーバーPHY リセット・コントローラーの`pll_powerdown` 出力) に接続される必要があります。
`Pll_reflck0`	入力	N/A	リファレンス・クロック入力ポート0 です。リファレンス・クロック入力ポートは5 つあります。使用可能なリファレンス・クロック入力ポート数は、Number of PLL reference clocks パラメーターに基づきます。
`tx_serial_clk`	出力	N/A	GX チャネル向け高速シリアルクロック出力ポートです。x1 クロック・ネットワークとして機能します。 Gen1x1、Gen2x1 では、ネイティブPHY IP のtx_serial_clk 入力にこのポートからの出力を接続します。 Gen1x2、x4、x8 では、ネイティブPHY への接続にtx_bonding_clocks 出力ポートを使用します。 Gen2x2、x4、x8 では、ネイティブPHY への接続にtx_bonding_clocks 出力ポートを使用します。 Gen3x1 では、ネイティブPHY IP の2 つのtx_serial_clk 入力ポートのうちの1 つにこのポートからの出力を接続します。 Gen3x2、x4、x8 では、このポートは使用しません。fPLL からのtx_serial_clk 出力を使用して、ATX PLL IP のAuxiliary Master CGB クロック入力ポートを駆動します。
`pll_locked`	出力	非同期	PLL がロックされているかどうかを示すアクティブHigh ステータス信号です。
`pll_pcie_clk`	出力	N/A	PIPE インターフェイスに必要なhclk です。 Gen1x1、x2、x4、x8 では、PIPE インターフェイス向けhclk を駆動するためにこのポートを使用します。 Gen2x1、x2、x4、x8 では、PIPE インターフェイス向けhclk を駆動するためにこのポートを使用します。 Gen3x1、x2、x4、x8 では、このポートは使用しません。fPLL (Gen1/Gen2 としてコンフィグレーションされた) からの`pll_pcie_clk` をPIPE インターフェイス向けhclk として使用します。
`Pll_cal_busy`	出力	非同期	PLL キャリブレーションの進行中にHigh にアサートされるステータス信号です。トランシーバーPHY リセット・コントローラーでこのポートがイネーブルされていない場合、この信号をネイディブPHY の`tx_cal_busy` 出力信号と論理的にOR にし、リセット・コントローラーIP の`tx_cal_busy` に入力します。
`Mcgb_rst`	入力	非同期	マスターCGB リセット・コントロールです。
`mcgb_aux_clk0`	入力	N/A	スイッチにGen3 のために使用されます。 Gen3 をリンク速度ネゴシエーション時にfPLL とATX PLL の間で切り替えるために使用します。 Gen3x2、x4、x8 では、fPLL (Gen1/Gen2 向けにコンフィグレーション) からの`tx_serial_clk` 出力ポートをATX PLL の`mcgb_aux_clk` 入力ポートの駆動に使用します。
`tx_bonding_clocks[5:0]`	出力	N/A	マスターCGB からの低速パラレルクロック出力を伝達するオプショナルの6 ビット・バスです。チャネル・ボンディング向けx6/xN クロック・ネットワークとして使用します。 Gen1x1 では、このポートは無効になります。 Gen1x2、x4、x8 では、ネイティブPHY の`tx_bonding_clocks` 入力にこのポートからの出力を接続します。 Gen2x1 では、このポートは無効になります。 Gen2x2、x4、x8 では、ネイティブPHY の`tx_bonding_clocks` 入力にこのポートからの出力を接続します。 Gen3x1 では、このポートは無効になります。 Gen3x2、x4、x8 では、ネイティブPHY の`tx_bonding_clocks` 入力への接続にATX PLL からの`tx_bonding_clocks` 出力を使用します。
`pcie_sw[1:0]`	入力	非同期	PCIe* プロトコルの実装に使用する2 ビットのレート切り替えコントロール入力です。 Gen1 では、このポートは無効 (N/A) になります。 Gen2x2、x4、x8 では、このポートにネイティブPHY からの`pipe_sw` 出力を接続します。 Gen3x2、x4、x8 では、ネイティブPHY からの`pipe_sw` 出力を使用してこのポートを駆動します。
`pcie_sw_done[1:0]`	出力	非同期	PCIe プロトコルの実装に使用する2 ビットのレート切り替えステータス出力です。 Gen1 では、このポートは無効 (N/A) になります。 `pcie_sw_done` `pipe_sw_done` `pipe_sw_done` `pipe_sw_done`