2.5.2.2.1. TX FIFO ソフト・ボンディング

インテル® Arria® 10 トランシーバーPHY ユーザーガイド

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日付 4/20/2017

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2.5.2.2.1. TX FIFO ソフト・ボンディング

MAC 層ロジックとTX ソフト・ボンディング・ロジックは、TX FIFO へのInterlaken ワードの書き込みを、TX FIFO フラグ (tx_fifo_full、tx_fifo_pfull、tx_fifo_empty、tx_fifo_pempty など) のモニターリングに基づいてtx_enh_data_valid (TX FIFO 書き込みイネーブルとして機能する) を使用して制御します。TX FIFO の読み出し側では読み出しイネーブルはフレーム・ジェネレーターによって制御されています。tx_enh_frame_burst_en がHigh にアサートされると、フレーム・ジェネレーターはTX FIFO からデータを読み出します。

TX チャネル・ソフト・ボンディングを処理するために、TX FIFO プレフィルステージが実装されている必要があります。以下の図にプレフィルプロセスのステートを示します。

図 33. TX ソフト・ボンディング・フロー

以下の図に、tx_digitalreset のデアサート後に、TX ソフト・ボンディング・ロジックがTX FIFO のフィルを開始し、すべてのレーンをフルにするまでを示します。

図 34. TX FIFO プレフィル (6 レーン・インターフェイス)

TX FIFO のプレフィルステージが完了すると、送信レーンが同期し、MAC 層はトランシーバーのTX FIFO に有効データの送信を開始します。TX FIFO のオーバーフローやアンダーフローが生じないようにする必要があります。生じた場合にはトランシーバーをリセットし、TX FIFO プレフィルステージを繰り返す必要があります。

1 レーンのInterlaken 実装では、TX FIFO のソフト・ボンディングは必要ありません。tx_digitalreset がデアサートした後にTX FIFO へのInterlaken ワードの送信を開始することができます。

以下の図に、プレフィルステージ後にネイティブPHY に有効データを送信するMAC 層を示します。tx_enh_frame_burst_en がアサートされることにより、フレーム・ジェネレーターがTX FIFO からデータを読み出すことができるようになります。TX MAC 層はこの段階でtx_enh_data_valid を制御でき、FIFO ステータス信号に基づいてTX FIFO にデータを書き込むことができます。

図 35. 有効データを送信するMAC (6 レーン・インターフェイス)

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