3.11.1.2. マルチチャネルx1 非ボンディング・コンフィグレーションの実装

インテル® Arria® 10 トランシーバーPHY ユーザーガイド

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ID 683617

日付 4/20/2017

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3.11.1.2. マルチチャネルx1 非ボンディング・コンフィグレーションの実装

このコンフィグレーションは、x1 非ボンディングの延長上にあるコンフィグレーションとなります。以下の例では、10 個のチャネルがPLL IP コアの2 つのインスタンスに接続されています。 x1 クロック・ネットワークを使用するPLL は、同じトランシーバー・バンク内で6 つのチャネルまでしかまたがることができないため、2 つのPLL インスタンスが必要となります。残りの4 チャネルにクロックを提供するためには、2 つ目のPLL インスタンスが必要となります。

10 個のチャネルは結合されておらず、また関係性もないため、2 つ目のPLL インスタンスには別のPLL のタイプを使用することができます。2 つ以上のPLL IP コアを使用し、それぞれのPLL が別々のチャネルをドライブするように設定することも可能です。異なるデータレートで動作するチャネルがいくつかある場合、それぞれのチャネルをドライブするにはPLL が別に必要となります。

図 189. マルチチャネルx1 非ボンディング・コンフィグレーションを使用したPHY IP コアおよびPLL IP コアの接続例

マルチチャネルx1 非ボンディング・コンフィグレーションの実装手順

デザインでの使用を意図しているPLL IP コア (ATX PLL、fPLL、あるいはCMU PLL) を選択し、インスタンス化します。
- 手順についての詳細は、ATX PLL IP コアのインスタンス化、CMU PLL IP コアのインスタンス化、fPLL IP コアのインスタンス化を参照してください。
IP Parameter Editor を使用してPLL IP コアをコンフィグレーションします。
- ATX PLL IP コアの場合、マスターCGB は含めません。デザインでATX PLL IP コアと6 つ以上のチャネルを使用する場合、x1 非ボンディング・コンフィグレーションは適切なオプションではありません。ATX PLL IP コアを使用し、ネイティブPHY IP コアで6 つ以上のチャネルを使用する場合には、マルチチャネルxN 非ボンディングまたはマルチチャネルx1/xN 非ボンディングが必要なコンフィグレーションです。
- マルチチャネルxN 非ボンディング・コンフィグレーションの実装の項の図 190、またはマルチチャネルx1/xN 非ボンディングの例の図 191を参照してください。
- fPLL IP コアの場合、PLL feedback operation モードをdirect に設定します。
- CMU PLL IP コアの場合、リファレンス・クロックとデータレートを指定します。特別なコンフィグレーションの規則は不要です。
IP Parameter Editor を使用してネイティブPHY IP コアをコンフィグレーションします。
- Native PHY IP core TX Channel bonding mode をNon-Bonded に設定します。
- チャネル数をデザイン要件に合うように設定します。この例では、チャネル数は10 に設定してあります。
PLL IP コアをネイティブPHY IP コアへ接続するため、トップレベル・ラッパーを作成します。
- PLL IP コアの tx_serial_clk 出力ポートは高速シリアルクロックを表します。
- ネイティブPHY IP コアには、 (この例では) 10 個のtx_serial_clk input ポートがあります。各ポートはトランシーバー・チャネルのローカルCGB の入力に対応します。
- 上記の図では、最初の6 個のtx_serial_clk input を1 つ目のトランシーバーPLL インスタンスへ接続します。
- 残りの4 個のtx_serial_clk input を2 つ目のトランシーバーPLL インスタンスへ接続します。

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