3.11.2.2. PLL フィードバック補償ボンディング・モードの実装方法

インテル® Arria® 10 トランシーバーPHY ユーザーガイド

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ID 683617

日付 4/20/2017

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3.11.2.2. PLL フィードバック補償ボンディング・モードの実装方法

このボンディング・モードを選択すると、xN ボンディング・モードで設定されていたチャネルスパンの制限が取り除かれます。これは、全てのチャネルを複数ボンディング・グループに分割することで達成されます。

図 194. PLL フィードバック補償ボンディングを使用したPHY IP コアとPLL IP コアの接続方法

データレートは、x6 ネットワーク速度の範囲内で制限されます。PLL フィードバック補償ボンディングの使用にあたってのデメリットは、より多くのPLL リソースを消費することです。各トランシーバー・バンクは1 つのPLL と1 つのマスターCGB を消費します。

PLL フィードバック補償ボンディング・モードでは、リファレンス・クロックスキューが結合されたグループのPLL 間で最小となることを確実にするため、N カウンター (リファレンス・クロック分周器) はバイパスされます。N カウンターがバイパスされるので、PLL リファレンス・クロックには任意のデータレートに対し固定値があります。

PLL IP Core Parameter Editor ウィンドウでは、PLL reference clock frequency ドロップダウン・メニューで必要なデータレートが表示されます。

PLL フィードバック補償ボンディング・コンフィグレーションの実装手順

デザインでの使用を意図しているPLL IP コア (ATX PLL またはfPLL) をインスタンス化します。手順の詳細については、ATX PLL IP コアのインスタンス化あるいはfPLL IP コアのインスタンス化を参照してください。CMU PLL ではマスターCGB をドライブすることができないため、フィードバック補償ボンディングにはATX PLL あるいはfPLL だけが使用可能です。
IP Parameter Editor を使用してPLL IP コアをコンフィグレーションします。
- ATX PLL を使用している場合、以下のコンフィグレーション・セッティングを設定します。
  - Master Clock Generation Block タブで、
    - Include Master Clock Generation Block をイネーブルする
    - Enable Bonding Clock output ports をオンにする
    - Enable feedback compensation bonding をオンにする
  - Dynamic Reconfiguration タブで、
    - Enable dynamic reconfiguration をオンにする
- fPLL を使用している場合、以下のコンフィグレーション・セッティングを設定します。
  - PLL タブで、
    - PLL Feedback type をfeedback compensation bonding に設定する
  - Master Clock Generation Block タブで、
    - Enable Bonding Clock output ports をオンにする
  - Dynamic Reconfiguration タブで、
    - Enable dynamic reconfiguration をオンにする
IP Parameter Editor を使用してネイティブPHY IP コアをコンフィグレーションします。
- Native PHY IP core TX Channel bonding mode をPMA bonding あるいはPMA/PCS bonding のいずれかに設定します。
- Enable dynamic reconfiguration をオンにします。
PLL IP コアをネイティブPHY IP コアへ接続するため、トップレベル・ラッパーを作成します。
- この例では、PLL IP コアに幅[5:0]のtx_bonding_clocks 出力バスが存在します。
- ネイティブPHY IP コアにはトランシーバー・バンク内のチャネル数 (この例ではトランシーバー・バンクには6 個のチャネルがあります) で乗算された幅[5:0]のtx_bonding_clocks 入力バスが存在します。
- x6/xN ボンディング・モードとは異なり、このモードではPLL を複数回インスタンス化する必要があります (結合されたグループの一部であるトランシーバー・バンクそれぞれに対して1 つのPLL が必要です)。使用するそれぞれのトランシーバー・バンクにつき1 つのPLL をインスタンス化します。
- 各PLL から (最大で) 6 つのチャネルへ同じトランシーバー・バンク内でtx_bonding_clocks 出力を接続します。
- 結合されたグループで使用されるトランシーバー・チャネルの個数に合わせてPLL[5:0]の出力を複製し、PLL IP コアをPHY IP コアに接続します。

パワーアップ・キャリブレーション後にPLL をリキャリブレーションする手順

ダイナミックにPLL をリコンフィグレーションして、マスターCGB からのフィードバックをPLL からのフィードバックに変更します。
- ATX PLL の場合、ATX PLL のオフセットアドレス0x110[2]に0x1 をリード・モディファイ・ライトします。
- fPLL の場合、fPLL のオフセットアドレス0x126[0]に0x1 をリード・モディファイ・ライトします。
PLL をリキャリブレーションします。
リキャリブレーションが完了したら、PLL がロックを達成していることを確認します。ダイナミックにPLL をリコンフィグレーションし、マスターCGB からのフィードバックに変更します。
- ATX PLL の場合、ATX PLL のオフセットアドレス0x110[2]に0x0 をリード・モディファイ・ライトします。
- fPLL の場合、fPLL のオフセットアドレス0x126[0]に0x0 をリード・モディファイ・ライトします。
ATX PLL またはfPLL によって駆動されるすべてのボンディングされたチャネルのTX PMA をリキャリブレーションします。

注: この10 チャネルの例では、2 つのATX PLL がインスタンス化されています。ネイティブPHY IP コア上の6 個のtx_bonding_clocks チャネルは、1 つ目のATX PLL に接続され、残りの4 個のチャネルは2 つ目のATX PLL のtx_bonding_clock 出力に接続されます。

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パワーアップ・キャリブレーション後にPLL をリキャリブレーションする手順